[한국기술뉴스] 호서대학교 전자융합공학부 안진호교수 연구팀은 프리본드 단계 시 고장 확률을 사전에 검출하는 3차원 반도체 테스트 장치를 개발했다. 개발된 기술은 호서대학교 산학협력단을 통해 2014년 06월 13일 특허를 출원(출원번호 제1020140071900호)했다. 특허 명칭은 '3차원 반도체의 테스트 장치’이다. 현재 특허 등록이 완료돼 산업에서 기술을 활용할 수 있도록 기술이전을 추진할 계획이다.

[기자]

3차원형 반도체는 칩을 상하로 적층하여 구현하는 새로운 형태의 반도체 제작 기술입니다. 적층된 칩을 실리콘 관통비아(TSV)를 이용해 연결합니다. TSV를 연결선 통로로 활용함으로써 회로 사이의 연결선 길이를 감소시킬 수 있습니다. 또한 신호 속도 증가, 기생 성분 감소 및 전력 소모량 감소 등의 다양한 장점을 얻을 수 있습니다. 그러나 3D 반도체는 2D 반도체보다 테스트 방식이 복잡합니다. 초기 적층하는 단계에서 결함을 검출하지 못하고 적층시킬 경우 적층된 모두를 폐기해야 하므로 손실이 기하급수적으로 늘어날 수 있습니다.

호서대학교 안진호 교수 연구팀은 프리본드 단계(적층 전 단계)에서 고장 확률이 높은 TSV를 사전에 검출할 수 있는 3D 반도체 테스트 장치를 발명했습니다.

본 발명의 테스트 장치는 온 칩 테스트 로직을 이용해 TSV 결함을 검출하는 방법입니다. 테스트 장치가 TSV 양단에 배치되어 하나의 테스트 장치가 TSV 테스트 신호를 생성하면 다른 테스트 장치는 TSV를 경유하여 출력되는 신호를 저장하는 구조입니다. 이때 플립플롭 저장 시점은 TSV에 입력되는 테스트 신호의 에지를 기준으로 발생시키는 지연 클럭을 이용해 결정됩니다.

즉, 플립플롭에 저장된 값에 따라 최종 지연 시간을 비교하여 결함 여부를 검출할 수 있습니다. 본 기술을 통해 프리본드 단계에서 고장이 발생했거나 고장 확률이 높은 TSV를 사전에 검출할 수 있습니다. 이를 통해 테스트 비용을 크게 절감할 수 있을 것으로 기대됩니다.